在談最先進(jìn)半導(dǎo)體制造工藝的時(shí)候，2019年的SoC似乎絕大部分都可以統(tǒng)歸為7nm。但是當(dāng)我們?nèi)ゼ?xì)看不同手機(jī)SoC甚至PC CPU的工藝制程時(shí)，大家的7nm似乎都有些差別。我們匯總?cè)缃癖容^流行的一些SoC，所用工藝制程情況如下：
即便都是7nm，但似乎都有些差異，甚至還有像三星這樣只“差”了1nm的8nm方案，這些還是值得我們?nèi)パ芯總€(gè)中差別的。我們也期望通過(guò)粗淺地闡述不同7nm工藝在參數(shù)方面的差別，來(lái)大致看一看如今的工藝制程有著什么樣的市場(chǎng)宣傳范式。
通過(guò)對(duì)不同7nm、8nm工藝的認(rèn)識(shí)進(jìn)一步加深，也有助于我們搞清楚這些數(shù)字實(shí)際意味著什么，以及“摩爾定律”背后的這些晶體管現(xiàn)如今究竟在以怎樣的步伐邁進(jìn)。
驍龍855有兩種7nm？臺(tái)積電（TSMC）是從2018年4月開始大規(guī)模量產(chǎn)7nm制程的。在臺(tái)積電的規(guī)劃中，7nm是一個(gè)相對(duì)長(zhǎng)期、完整的工藝節(jié)點(diǎn)——之前一代是16nm。而此間的10nm則屬于短期過(guò)渡方案。最早的這批TSMC 7nm方案，即上表中的N7（或N7FF）。它廣泛地應(yīng)用在了高通驍龍855、華為Kirin 990、AMD Zen 2這些SoC產(chǎn)品上。臺(tái)積電宣稱相比16nm技術(shù)，7nm約有35-40%的速度提升，或降低了65%的功耗——這個(gè)值應(yīng)用于真實(shí)SoC應(yīng)該是很難真正實(shí)現(xiàn)的。
N7仍然采用DUV（深紫外光）193nm 浸沒式ArF光刻，這與三星的7nm LPP就有了極大的差別。N7工藝的晶體管gate pitch（柵極間距）縮小到了57nm，interconnect pitch（內(nèi)連接間距，最小金屬間距MMP，M1 pitch）40nm。將gate pitch和interconnect pitch與前代，以及Intel的工藝做對(duì)比，大致上是這樣的：
圖片來(lái)源：WikiChip
需要指出的是，上面的數(shù)據(jù)來(lái)自WikiChip[1]，這個(gè)數(shù)據(jù)實(shí)際上與各廠商官方給出的數(shù)據(jù)略有出入，似乎與另外一些研究機(jī)構(gòu)如TechInsights實(shí)際給出的數(shù)據(jù)也不一樣。比如就10nm這個(gè)節(jié)點(diǎn)，臺(tái)積電最早給出的gate pitch為64nm，interconnect pitch為42nm；TechInsights在研究后認(rèn)為這個(gè)數(shù)據(jù)不準(zhǔn)確，他們更傾向于這兩個(gè)值分別是66nm與44nm[2]；WikiChip的數(shù)據(jù)則是66nm、42nm。本文給出的所有數(shù)據(jù)亦可能都不夠準(zhǔn)確。
就單個(gè)晶體管本身來(lái)看，N7晶體管的溝槽接觸部分（trench contact）采用鈷，代替了之前的鎢，這部分的電阻因此可以減少50%。fin 寬度（Wfin）、高度（Hfin）理論上也應(yīng)當(dāng)有變化（fin就是指FinFET鰭式場(chǎng)效應(yīng)晶體管的那個(gè)“鰭”，即下圖中的橙色部分；淺綠色部分也就是gate）?？s減fin寬度實(shí)際上是讓溝道變窄了，而增加fin高度仍可維持一個(gè)相對(duì)有效的整體截面，減少寄生效應(yīng)的同時(shí)可以加強(qiáng)有效電流（Ieff）、有效電容（Ceff）之類的特性。
不過(guò)實(shí)際上臺(tái)積電的N7工藝有兩種cell方案，分別對(duì)應(yīng)低功耗（HD）與高性能（HP）。上面所述的這些指的是N7 HD低功耗（高密度）方案。這兩種不同的cell方案，fin pitch（fin間距，或有譯作鰭片間距的）都是30nm，不過(guò)gate pitch前者為57nm，后者是64nm。
論及standard cell（標(biāo)準(zhǔn)單元），這兩種方案的cell高度分別是240nm（6T/track，track是指走線軌道，信號(hào)線通常必須走在track上，standard cell高度可以用多少個(gè)track來(lái)表示，6T或6 track的意思就是在cell高度范圍內(nèi)必須走6條線）和300nm（7.5T）。HP為10 fin，HD為8 fin。HP高性能cell可達(dá)成更高10-13%的有效驅(qū)動(dòng)電流（Ieff），代價(jià)是略高一點(diǎn)的漏電流。
很顯然，這兩種方案的晶體管密度也是不同的。HD低功耗N7的晶體管密度為91.2 MTr/mm2（MTr是指百萬(wàn)個(gè)晶體管，這個(gè)單位的意思即百萬(wàn)晶體管每平方毫米）；HP高性能N7工藝晶體管密度65 MTr/mm2。這兩個(gè)數(shù)字具體是什么量級(jí)呢？這將在后文的對(duì)比中提到。
如果你對(duì)這些值都沒有概念，那么將其反映到更具體的IP或產(chǎn)品大致可了解其價(jià)值。高通在2019 VLSI Symposium超大規(guī)模集成電路會(huì)議上表示，N7工藝讓高通的驍龍855獲得了30-35%的芯片面積紅利（上代驍龍845實(shí)際上采用的是三星的10nm工藝），包括邏輯電路、SRAM區(qū)域與綜合的芯片面積。高通對(duì)比驍龍855的典型速度路徑下，臺(tái)積電7nm與三星10nm工藝的速度與功耗曲線。相同功耗下，速度提升10%；相同速度下功耗降低35%。
驍龍855總共是67億晶體管；其CPU部分分成三組，一個(gè)A76大核心（Kryo 485 Gold）主頻2.84GHz，三個(gè)主頻2.42GHz的A76核心為一組，四個(gè)主頻1.80GHz的A55核心（Kryo 485 Silver）。高通表示2.42GHz的這組核心，在相同功耗下，性能相比驍龍845提升了20%；小核心則提升了超過(guò)30%——當(dāng)然這也并非全部工藝帶來(lái)的紅利，設(shè)計(jì)IP架構(gòu)變化也相關(guān)。兩者分別的貢獻(xiàn)在高通看來(lái)是一半一半的。
比較有趣的是，驍龍855在CPU制造方案上用到了臺(tái)積電的上述兩種N7方案：其中的一個(gè)高主頻的大核心（prime core）采用的是HP高性能cell方案，而其他兩組核心用的是HD低功耗cell方案?？雌饋?lái)是種相對(duì)奢侈的組合方法，在一顆SoC上應(yīng)用了一種制程的兩種方案。所以即便是同一種N7工藝，同代都仍有差別。
改良與進(jìn)化：N7P與N7+N7可以認(rèn)為是臺(tái)積電7nm的初代方案。去年臺(tái)積電推出N7P（N7 Performance-enhanced version），或者叫第二代7nm。這是N7初代方案的改良版，仍然采用DUV，相同的設(shè)計(jì)準(zhǔn)則，而且和N7是完全I(xiàn)P兼容的。
N7P做了FEOL（前段工序）、MOL（中段工序）優(yōu)化，在相同功耗條件下提升7%性能；相同速度下降低10%功耗[3]。iPhone 11系列的蘋果A13 SoC即采用N7P方案，今年即將量產(chǎn)的驍龍865也用此工藝——似乎有許多人對(duì)于驍龍865未采用EUV表示不解。
而N7+與N7P又是不同的，它在某些關(guān)鍵層真正開始采用EUV極紫外光刻，其大規(guī)模量產(chǎn)是從2019年第二季度開始的。N7+按照臺(tái)積電所說(shuō)有著1.2倍的密度提升（這里的密度應(yīng)該就是指晶體管密度），相同功耗下提升10%性能，相同性能下降低15%功耗——所以在整體表現(xiàn)上會(huì)優(yōu)于N7P。臺(tái)積電當(dāng)時(shí)就宣布N7+工藝制造良率和N7基本差不多。
圖片來(lái)源：華為
海思Kirin 990 5G版也因此不僅是改換了modem模塊，而且在工藝及某些物理層上也是一次翻新。華為在發(fā)布Kirin 990系列時(shí)就宣稱Kirin 990 5G是業(yè)內(nèi)“首個(gè)使用EUV工藝打造的芯片”。所以Kirin 990 5G也的確一定程度推高了CPU和GPU的頻率，NPU的“大核心”還多加了一個(gè)。無(wú)奈并沒有分析機(jī)構(gòu)給出Kirin 990 4G版本的die shot和芯片面積數(shù)據(jù)，所以也無(wú)法對(duì)比N7+在面積效率方面相比N7做出的提升。
值得一提的是，N7+的EUV光刻層是4層：就去年年中的消息來(lái)看，臺(tái)積電還有更進(jìn)一步的N6工藝節(jié)點(diǎn)，會(huì)采用更多的EUV層（似為5層），雖然N6也并不是一個(gè)長(zhǎng)期節(jié)點(diǎn)。而且N6在設(shè)計(jì)準(zhǔn)則和IP方面，與N7兼容。也就是說(shuō)芯片設(shè)計(jì)可以復(fù)用N7相同的設(shè)計(jì)生態(tài)，比如相同的工具，以直接降低開發(fā)成本。N7的設(shè)計(jì)可以在N6節(jié)點(diǎn)上再次流片，在EUV掩膜、保真度提升方面也有提升；PODE（poly over diffusion edge）與CNOD（continuous diffusion）standard cell能夠達(dá)成18%的密度提升。
N6和N7+似乎是兩條不同的路徑，因?yàn)镹7+并不能達(dá)成N6這樣的兼容性，且N7+實(shí)際有著密度方面略為領(lǐng)先的優(yōu)勢(shì)。這可能也是今年驍龍865并未選擇N7+的原因，N7P與未來(lái)的架構(gòu)設(shè)計(jì)過(guò)渡可能將更加平緩。去年5月的財(cái)報(bào)電話會(huì)議上，臺(tái)積電表示大部分N7客戶（而不是N7+客戶）最終都將轉(zhuǎn)往N6（6nm）工藝[4]。臺(tái)積電預(yù)計(jì)是今年較早時(shí)間完成N6的風(fēng)險(xiǎn)生產(chǎn)，到今年年末以前達(dá)成良率和產(chǎn)量的提升——這個(gè)節(jié)點(diǎn)會(huì)與N5同期進(jìn)行。
8nm：只差1nm的距離和臺(tái)積電針對(duì)7nm的態(tài)度不同，三星似乎很早就鐵了心要給7nm直接上EUV，而不像臺(tái)積電那樣仍在早期的7nm方案中采用DUV和多重曝光。而在7nm EUV真正成熟以前，其過(guò)渡節(jié)點(diǎn)是一種名為8nm LPP的工藝，聽起來(lái)也就少了1nm——雖然如今的這個(gè)數(shù)字不過(guò)就是個(gè)營(yíng)銷名詞罷了。
采用8nm LPP相對(duì)知名的芯片也就是三星自家的Exynos 9820了，即應(yīng)用于Galaxy S10手機(jī)的那款主SoC。在我們先前的對(duì)比文章中就不難發(fā)現(xiàn)，Exynos 9820相較同代、相近IP方案的產(chǎn)品，在性能和效率方面是多有不及的[5]。這個(gè)鍋當(dāng)然不能完全由8nm LPP工藝來(lái)背，但8nm LPP也絕對(duì)是拖后腿的重要一環(huán)。
8nm LPP是三星最后一代完全的DUV工藝技術(shù)。三星認(rèn)為7nm的正確選擇一定是EUV，但在10nm和7nm之間又有個(gè)空缺位置，所以8nm就誕生了。從一些關(guān)鍵參數(shù)來(lái)看，8nm LPP更像是三星10nm的改良加強(qiáng)版。即便就其名稱來(lái)看，它與7nm十分接近。
三星早前宣稱，其10nm工藝的gate pitch是64nm，Wikichip從高通獲悉實(shí)際的值應(yīng)該是68nm[6]。M1, Mx pitch為48nm（這個(gè)值應(yīng)該可以理解成interconnect pitch最小金屬間距）。在8nm這個(gè)節(jié)點(diǎn)上，這兩個(gè)值分別是64nm、44nm，相較10LPP節(jié)點(diǎn)的確有縮減，但縮減幅度比較有限，相比臺(tái)積電N7的距離也不小。而且三星8nm LPP的fin pitch相較10nm LPP沒有變化。
不過(guò)最小金屬間距來(lái)到44nm這個(gè)尺寸，DUV也需要quad patterning（四重曝光）——就這個(gè)意義來(lái)說(shuō)，8nm LPP的成本也真的不低。因?yàn)锳rF光源本身的波長(zhǎng)有193nm，要克服衍射效應(yīng)、光刻更小的圖案，業(yè)界為此引入了不少方案包括光學(xué)鄰近效應(yīng)修正（optical proximity correction）、雙重曝光（double patterning）、四重曝光（quad patterning）。在雙重曝光的方案上，三星選擇的技術(shù)叫LELE（Litho-Etch-Litho-Etch），而不是SADP（自對(duì)準(zhǔn)雙重圖案曝光）。
這里我們簡(jiǎn)單談一談LELE的原理，借此亦可理解DUV多重曝光的基本思路，即便不同方案的步驟會(huì)有差異[7]。首先如上圖所示，要有基底（substrate）、圖案層（device layer）、硬掩膜（hardmask）。在LELE方案中，如果我們要達(dá)成interconnect pitch（最小金屬間距）為64nm，那么就有了如下工序。
光刻膠（photoresist）在mask覆蓋下曝光，形成需要的圖案。由于我們的目標(biāo)是64nm的interconnect pitch，所以起始圖案間距可以控制在128nm（左上圖：Litho 1）；隨后就將圖案，通過(guò)第一次蝕刻轉(zhuǎn)到硬掩膜之上——?dú)埩舻倪@層硬掩膜會(huì)作為后續(xù)步驟的掩膜存在（右上圖：Etch 1）；用另一組圖案和光刻膠，重復(fù)該過(guò)程，仍采用相同的128nm圖案間距進(jìn)行光刻（左下圖：Litho 2）；最后再用硬掩膜和光刻膠作為蝕刻掩膜，二次蝕刻后就在下面的圖案層形成了所需的圖案（右下圖：Etch 2），由于兩次litho-etch（光刻-蝕刻）操作，就形成了64nm的interconnect pitch。
在10nm制程上，三星用到了三重曝光LELELE。三星在8nm節(jié)點(diǎn)上也并沒有采用如今廣為人知的SAQP（自對(duì)準(zhǔn)四重圖案曝光），而是LELELELE（四次LE）。三星也是行業(yè)內(nèi)第一家采用LELELELE做多重曝光的，這種方案帶來(lái)了更大的設(shè)計(jì)彈性，不過(guò)實(shí)際也伴隨更大的復(fù)雜性和問(wèn)題。
在8nm這代工藝節(jié)點(diǎn)上，三星也提供兩種standard cell方案，分別是HD高密度、uHD超高密度。其中HD cell和10nm LPP節(jié)點(diǎn)一致；uHD是全新的cell方案，去掉一個(gè)P fin，cell高度縮減至0.9倍。三星宣稱這種方案比之前的10LPP cell縮減了15%的邏輯面積。上面這張圖是NAND2門的10nm HD與8nm uHD工藝對(duì)比，還是能夠看到尺寸縮減的。
相對(duì)更具體地對(duì)比一下，三星10nm HD實(shí)現(xiàn)的晶體管密度大約51.8 MTri/mm2，8nm uHD可達(dá)成的晶體管密度為61.2 MTr/mm2。這個(gè)值與臺(tái)積電N7 HP高性能方案還比較接近，但和N7 HD高密度低功耗方案就有些距離了。
所以Imagination在發(fā)布會(huì)上說(shuō)驍龍855的Adreno 640若為100%面積，則Exynos 9820的Mali G76MP12需以184%的面積才能達(dá)到相同性能——GPU IP固然也是其中一部分原因，但前者采用臺(tái)積電N7工藝，后者采用三星8nm LPP工藝，就不同的晶體管密度來(lái)看，工藝本身產(chǎn)生的影響也還是比較大的。
如果就晶體管來(lái)看，三星宣稱8nm LPP的gate長(zhǎng)度（Lg）縮減5%，可以造成柵電容（gate capacitance）小幅提升。金屬柵堆疊（metal gate stack）也做了進(jìn)一步的改良，增加驅(qū)動(dòng)電流。
Lg的縮減對(duì)于pFET和nFET而言實(shí)則也是不對(duì)等的，三星為此采用了一些優(yōu)化方案，包括對(duì)源極/漏極蝕刻（source/drain etch）的優(yōu)化，鍺化硅摻雜等。三星宣稱pFET的Vt（閾值電壓）控制會(huì)比10LPP略好。而晶體管的fin則略窄、略高了一點(diǎn)點(diǎn)（三星的第五代fin），改良后可實(shí)現(xiàn)對(duì)短溝道效應(yīng)（short-channel effect）更好的控制。還有一些優(yōu)化方案則著力于減少導(dǎo)通電阻，pFET和nFET的接觸電阻有不同程度減少。
在上述各項(xiàng)提升后，三星宣稱相同IDDQ（靜止?fàn)顟B(tài)下VDD電源電流）下環(huán)形振蕩器AC頻率提升8-10%，以及有7-10%的功耗下降。8nm pFET contact與eSiGe（嵌入在硅襯底中、晶體管溝道區(qū)域末端處的外延鍺化硅）優(yōu)化，相比10LPP產(chǎn)生了大約5%的DC增益；nFET S/D（源極/漏極）與contact優(yōu)化，也產(chǎn)生了5-8%的提升。
從上述所有改進(jìn)實(shí)則不難發(fā)現(xiàn)，8nm LPP還是花了不少資源和投入去做的，甚至是行業(yè)內(nèi)的第一個(gè)LELELELE四重曝光方案用于BEOL——之前的10nm都還沒有應(yīng)用四重曝光。或許從這個(gè)意義上來(lái)說(shuō)，8nm的稱謂大概并沒有什么問(wèn)題。
只是不知道，在同代手機(jī)SoC中表現(xiàn)偏弱的Exynos 9820，究竟是IP設(shè)計(jì)層面的問(wèn)題，還是工藝層面的問(wèn)題，亦或兩者皆有？
傳說(shuō)中的EUV“真7nm”有人將Kirin 990 5G的7nm稱作“真7nm”，我們猜測(cè)這里的“真”指的應(yīng)該是EUV的應(yīng)用，因?yàn)镵irin 990 5G的N7+的確有多層真正開始采用EUV光刻。以這個(gè)標(biāo)準(zhǔn)來(lái)看，除了臺(tái)積電的N7+，三星的7nm LPP也可以認(rèn)為是“真7nm”了。
VLSI 2018技術(shù)大會(huì)上，三星呈現(xiàn)了“第二代7nm制程技術(shù)”。但在后續(xù)10月份的Arm TechCon之上，三星對(duì)路線圖做了更新，最初的第二代7nm制程，似乎已更名5nm LPE（三星以前就有這種傳統(tǒng)）。而原本三星7nm節(jié)點(diǎn)，還區(qū)分初代7LPE和二代7LPP，現(xiàn)似已被統(tǒng)稱為7LPP。在設(shè)備生產(chǎn)細(xì)節(jié)方面，7LPP與8LPP在很多方面是共享了技術(shù)的，所以8nm LPP很大程度上也是在為三星7nm工藝積累經(jīng)驗(yàn)。
大會(huì)上呈現(xiàn)的三星7nm LPP的關(guān)鍵參數(shù)如下：
這組數(shù)據(jù)現(xiàn)在看來(lái)可能并不準(zhǔn)確——尤其是在三星后續(xù)更新了路線圖和節(jié)點(diǎn)規(guī)劃之后。但如果就這組數(shù)字來(lái)看，是優(yōu)于8nm LPP和臺(tái)積電的N7、N7P的。。如果從standard cell來(lái)看，其高度縮減還是相當(dāng)之大的，達(dá)到了243nm（6.75T），是8nm LPP的64%，10nm LPP的58%。一個(gè)NAND2 cell面積為0.0394μm2，是8nm與10nm的54%和46%。
在談最先進(jìn)半導(dǎo)體制造工藝的時(shí)候，2019年的SoC似乎絕大部分都可以統(tǒng)歸為7nm。但是當(dāng)我們?nèi)ゼ?xì)看不同手機(jī)SoC甚至PC CPU的工藝制程時(shí)，大家的7nm似乎都有些差別。
如圖中標(biāo)注的那樣，上面這些參數(shù)仍然是7nm HD高密度方案，除此之外還有常規(guī)的HP高性能方案，cell為3+3-fin（3 P Fins, 3 N Fins），所以10fin的cell高度為270nm（7.5T）。
此外，7nm LPP有兩層應(yīng)用了單次曝光EUV。因?yàn)镋UV顯著更短的波長(zhǎng)，就不需要再像上述8nm那樣以DUV做多次曝光了，自然也就降低了形成圖案的復(fù)雜性。不過(guò)需要注意的是，如今的7nm EUV也就是替代了某些層的多重曝光。比如在三星7nm LPP中，晶體管fin的制造仍然采用相對(duì)傳統(tǒng)的ArF SAQP四重曝光方案。但無(wú)論如何，EUV的采用都大大減少了制造工序和掩膜的使用。配合形成圖案的設(shè)計(jì)復(fù)雜度會(huì)下降。
來(lái)源："Progress in EUV lithography toward manufacturing", Proc. SPIE 10143, Extreme Ultraviolet (EUV
另外，EUV帶來(lái)的價(jià)值還包括（1）圖案保真度會(huì)明顯更高。傳統(tǒng)多重曝光技術(shù)的一大問(wèn)題就是圖案保真度并不好，比如像上面這個(gè)圖案一樣，最終獲得的圖案與預(yù)期存在出入。三星表示，EUV 2D保真度相比ArF多重曝光要優(yōu)秀70%；
（2）設(shè)計(jì)彈性更大，比如雙向金屬配線（bi-directional metal routing），路徑、配線會(huì)變得更簡(jiǎn)單；（3）更緊致的關(guān)鍵尺寸分布（CD distribution）；（4）在SRAM cache存儲(chǔ)部分，單次曝光2D EUV，布局圖案變小至多50%，所以三星目前在SRAM部分相較其他競(jìng)爭(zhēng)對(duì)手的同代工藝有著最高的密度，bit-cell尺寸為0.0262μm2。
針對(duì)密度增加，三星還為7nm LPP增加了一些特別的結(jié)構(gòu)方案，比如說(shuō)cell高度縮減——而且是只有EUV可以做到的；7nm LPP還重新引入了SDB（single-diffusion break，single dummy gate單虛擬柵）。
如果我們對(duì)舊數(shù)據(jù)做個(gè)粗略的統(tǒng)計(jì)，則三星7nm LPP在晶體管密度方面，相比臺(tái)積電N7工藝略有優(yōu)勢(shì)，但不及同樣用上了EUV的N7+。WikiChip在去年10月最新的預(yù)計(jì)為三星7nm LPP HD高密度cell方案的晶體管密度在95.08 MTr/mm2，而HP高性能方案的晶體管密度則在77.01 MTr/mm2。
來(lái)源：WikiChips（注：我們對(duì)本圖進(jìn)行了二次演繹）
上面這張圖并沒有算上臺(tái)積電的N7+（和N6），若按臺(tái)積電宣稱N7+的密度增加20%來(lái)算，臺(tái)積電N7+的晶體管密度應(yīng)該顯著高于三星的7LPP HD高密度cell方案，低于三星6LPP HD（密度提升18%）。另外，僅以密度判斷工藝成熟與否也是不科學(xué)的，這些數(shù)據(jù)僅作為參考。
目前比較知名采用三星7nm LPP工藝的芯片應(yīng)該就是Exynos 9825了——即應(yīng)用于Galaxy Note 10手機(jī)的那顆SoC。實(shí)際上，Exynos 9820與9825是非常利于對(duì)比三星8nm與7nm工藝差別的兩款SoC，因?yàn)?825實(shí)際各個(gè)層面的提升都不大，基本只有CPU的一組核心略加了頻率。不過(guò)市面上還沒有Exynos 9825的詳細(xì)數(shù)據(jù)，比如die size；從NoteBookCheck的測(cè)試數(shù)據(jù)來(lái)看，兩者未能表現(xiàn)出大差別。
Exynos 9825更像是三星的練手之作：三星似乎一直有這樣的傳統(tǒng)。多年前Exynos 5430，就各部分設(shè)計(jì)IP看來(lái)屬于Exynos 5422（Galaxy S5）的小升級(jí)；不過(guò)5430實(shí)際是三星在20nm工藝上的第一次練手，這顆芯片也從未大面積鋪貨，而作為從中學(xué)習(xí)經(jīng)驗(yàn)的產(chǎn)品：Exynos 9825看起來(lái)也是如此。
無(wú)論今年蘋果A14將采用何種工藝（傳言稱由臺(tái)積電N5節(jié)點(diǎn)全包攬），以及7nm這個(gè)節(jié)點(diǎn)的壽命還有多久，跨入EUV的廝殺顯然已經(jīng)由Kirin 990 5G、Exynos 9825這些非大量出貨的SoC吹響了號(hào)角，7nm也是臺(tái)積電和三星練手EUV的第一步。有關(guān)另一個(gè)尖端制造工藝的參與者：Intel的10nm與7nm，我們還將在未來(lái)的文章中做進(jìn)一步的介紹。
更新：三星在后續(xù)發(fā)布的5nm、4nm路線圖中，更新了其7nm LPP工藝節(jié)點(diǎn)的信息（早前三星定義的7nm第二代，如今似已明確為5nm LPE，原本的7nm LPE初代則已成為明確的三星7nm節(jié)點(diǎn)——且當(dāng)前已不分LPE與LPP）。因此本文最初呈現(xiàn)三星7nm LPP的數(shù)據(jù)有誤，現(xiàn)已在文中更正了三星7nm LPP節(jié)點(diǎn)的晶體管密度。請(qǐng)注意，初版數(shù)據(jù)與本文更新后的數(shù)據(jù)出入較大。
